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高速差分SIPI設(shè)計公開課
【課程費用】3980元 （含資料費、午餐、茶點、發(fā)票）
【招生對象】 硬件設(shè)計工程師，硬件測試工程師，PCB設(shè)計工程師，EMC工程師，PI工程師，SI工程師，項目經(jīng)理，技術(shù)支持工程師，研發(fā)主管,研發(fā)總監(jiān),研發(fā)經(jīng)理,測試經(jīng)理,系統(tǒng)測試工程師。

課程背景
本課程重點講解了DDR3_Gbps高速差分SIPI設(shè)計，幫助電子行業(yè)工程技術(shù)人員提高在PCB布線和信號分析方面的專業(yè)技能，為企業(yè)培養(yǎng)優(yōu)秀的SI工程師，提高產(chǎn)品質(zhì)量和可靠性，增強產(chǎn)品在國內(nèi)國際的市場競爭力。
本課程重點不是“書本上的理論”，而是“工程中該怎么做、為什么這樣做”。
既要了解“這個地方有這個問題”，又要知道“這個問題工程上這樣處理”。
緊扣工程設(shè)計講解關(guān)鍵知識點，拒絕枯燥的理論堆積，實用為主,直觀形象，便于工程師接受。

課程受益
實戰(zhàn)應(yīng)用、真正解決問題，方便落實！明白為什么，更清楚怎么做！
通過本課程的學(xué)習(xí)你可以在硬件設(shè)計，硬件測試，PCB設(shè)計，SI設(shè)計，PI設(shè)計等方面的能力有質(zhì)的飛躍，本課程的內(nèi)容幫助你成為業(yè)界*的工程師

參加對象
硬件設(shè)計工程師，硬件測試工程師，PCB設(shè)計工程師，EMC工程師，PI工程師，SI工程師，項目經(jīng)理，技術(shù)支持工程師，研發(fā)主管,研發(fā)總監(jiān),研發(fā)經(jīng)理,測試經(jīng)理,系統(tǒng)測試工程師。

課程大綱
第一部分：DDR3高速并行SIPI設(shè)
1、DDR3 接口 SI/PI 設(shè)計內(nèi)容
.DDR3 接口介紹
.DDR3 接口信號電源要求
.DDR3 接口SI/PI 設(shè)計包含哪些內(nèi)容？
.如何評價DDR接口信號質(zhì)量？
.導(dǎo)致眼圖惡化的因素
.時序分析ABC
.影響時序的因素
.Timing Budget 示例

2、DQ/DQS  信號組
.了解SSTL的脾氣
.ODT和ZQ calibration
.走線阻抗：50歐？  45歐？ 40歐？ 
.間距控制：1.5X .  2X .  2.5X .   
.如何優(yōu)化Ron、Z0、ODT組合
.影響時序的因素分析
.扇出長度問題
.走線中途過孔的處理
.怎樣規(guī)劃層疊和參考平面？

3、ADDR/CMD/CNTL_CLOCK信號組
.常用拓撲結(jié)構(gòu)及端接
.摸透Fly-by 結(jié)構(gòu)的脾氣
.鏈中容性負載的影響
.容性負載補償
.VTT 上拉電阻的選擇
.主干線長度、DDR區(qū)域分段長度、尾巴長度等的影響
.驅(qū)動器封裝引起的波形變化
.DDR芯片封裝引起的信號惡化
.DDR芯片扇出過孔的影響
.DDR芯片扇出長度的影響
.Fly-by 結(jié)構(gòu)中不同位置的眼圖特點
.Fly-By結(jié)構(gòu)綜合優(yōu)化
.Fly-By結(jié)構(gòu)的等長設(shè)置
.Timing Budget： 示例
.影響jitter的因素分析
.T拓撲與端接

4、DDR3接口電源設(shè)計
.VDD/VDDQ電源設(shè)計
.VTT電源設(shè)計
.VREF電源設(shè)計

5、信號質(zhì)量及時序優(yōu)化要點
.如何選擇阻抗
.層疊設(shè)置必須注意的問題
.Date lane優(yōu)化要點
.ADDR/CMD/CNTL/CLK優(yōu)化要點
.DDR3接口布線優(yōu)化要點
.VDD/VDDQ電源設(shè)計要點
.VTT電源設(shè)計要點
.VREF電源設(shè)計要點

6、DDR3 接口仿真方法
.仿真設(shè)置關(guān)鍵點
.如何解讀仿真結(jié)果
.信號質(zhì)量仿真、演示
.眼圖質(zhì)量仿真、演示
.時序仿真、演示

第二部分：Gbps高速差分SIPI設(shè)計
1、高速差分設(shè)計8個關(guān)鍵控制點
.高速差分互連系統(tǒng)結(jié)構(gòu)
.眼圖關(guān)鍵特征參數(shù)解讀
.高速差分設(shè)計8個關(guān)鍵控制點

2、S參數(shù)及TDR
.理解S參數(shù)
.利用S參數(shù)提取信息
.利用S參數(shù) debug
.反射與TDR
.TDR 分辨率

3、耦合干擾問題
.同層線間串?dāng)_
.層間串?dāng)_
.孔與孔的耦合干擾
.回流路徑引起的耦合干擾
.通過電源系統(tǒng)產(chǎn)生耦合干擾
.各種耦合干擾的規(guī)避措施

4、抖動問題
.引起抖動的常見因素
.耦合干擾如何影響抖動
.ISI 如何影響抖動
.AC耦合電容如何影響抖動
.阻抗不連續(xù)如何影響抖動
.參考平面如何影響抖動
.電源噪聲如何影響抖動
.差分對配置如何影響抖動
.差分不對稱性影響抖動

5、差分、共模的轉(zhuǎn)換
.詳解模態(tài)轉(zhuǎn)換
.模態(tài)轉(zhuǎn)換對眼圖質(zhì)量的影響
.解決模態(tài)轉(zhuǎn)換問題的各種措施

6、互連通道阻抗優(yōu)化
.阻抗連續(xù)性優(yōu)化內(nèi)容
.過孔研究及優(yōu)化
.金手指焊盤特性及優(yōu)化
.AC耦合電容焊盤優(yōu)化

7、電源優(yōu)化設(shè)計
.摸透磁珠濾波器的脾氣
.L型還是PI型
.負載之間的電源干擾
.優(yōu)化電源樹結(jié)構(gòu)
.電源樹優(yōu)化示例
.SERDES接口模擬電源設(shè)計要點
8、交流答疑

老師介紹
于爭  博士  著名實戰(zhàn)型信號完整性設(shè)計專家
多年大型企業(yè)工作經(jīng)歷，目前專注于為企業(yè)提供信號完整性設(shè)計咨詢服務(wù)。擁有《信號完整性揭秘--于博士SI設(shè)計手記》 《Cadence SPB15.7 工程實例入門》等多本學(xué)術(shù)及工程技術(shù)專著。錄制的《Cadence SPB15.7 快速入門視頻教程（60集）》深受硬件工程師歡迎。
近20年的高速電路設(shè)計經(jīng)驗，專注于高速電路信號完整性系統(tǒng)化設(shè)計，多年來設(shè)計的電路板最高達到28層，信號速率超過12Gbps，單板內(nèi)單電壓軌道電流*達到70安培，電路板類型包括業(yè)務(wù)板卡、大型背板、測試夾具、工裝測試板等等，在多個大型項目中對技術(shù)方案和技術(shù)手段進行把關(guān)決策，在高速電路信號完整性設(shè)計方面積累了豐富的經(jīng)驗。
曾
主講100多場信號完整性設(shè)計、信號完整性仿真等課程。曾為HP，Rothenberger，Micron，東芝，Amphenol，Silan，Siemens，聯(lián)想，中興，浪潮，方正，海信，中電38所，中電36所，京東方，中航613所，北京微視，上海國核自儀，航天2院25所，中科院微電子所，上海先鋒商泰，無錫云動，廈門飛華環(huán)保等多家企業(yè)及科研院所提供咨詢及培訓(xùn)服務(wù)。公開課及內(nèi)訓(xùn)企業(yè)覆蓋了通信電子、醫(yī)療器械、工業(yè)控制、汽車電子、電力電子、雷達、導(dǎo)航、消費電子、核工業(yè)等多個行業(yè)

高速差分SIPI設(shè)計公開課